EPM7064AETC44-10N ALTERA CPLD 64MC 10NS 44TQFPの集積回路IC MAX 7000Aのプログラム可能な論理回路

EPM7064AETC44-10N ALTERA CPLD 64MC 10NS 44TQFPの集積回路IC

MAX 7000Aのプログラム可能な論理回路

関連のpart# EPM7032AE EPM7064AE EPM7128AE EPM7256AE EPM7512AE CPLD INTEL IC

MAX 7000Aの建築は次の要素を含んでいる:

■論理配列のブロック（実験室）の■のMacrocellsの■のエキスパンダー プロダクト言葉（分配可能、平行）

■プログラム可能な結合の配列

■入力/出力のMAX 7000Aの建築を含んでいる一般目的の入力として使用することができる4つの熱心な入力をコントロール・ブロック

各macrocellおよび入力/出力ピンのための高速、全体的な制御信号（明確な時計および2出力としてまたは信号を可能にするため）。

特徴:

■高性能3.3-V EEPROMベースのプログラム可能な論理回路（PLDs）第二世代の多数の配列のマトリックス（MAX®）の建築で造った（表1）を見なさい

■高度のピン錠の機能の作り付けのIEEE Std. 1149.1共同テスト アクション・グループ（JTAG）インターフェイスを通した3.3-V内部システム プログラム可能性（ISP） – IEEE Std. 1532と迎合的なMAX 7000AE装置内部システム プログラム可能性（ISP）の回路部品– IEEE Std. 1532と互換性があるEPM7128AおよびEPM7256A装置ISPの回路部品

■IEEE Std. 1149.1と迎合的な作り付け境界スキャン テスト（BST）回路部品

■JEDECの込み合いの標準的なテストおよび言語プログラミング（STAPL） JESD-71を支える

■高められたISPは–より速いプログラミングのための高められたISPのアルゴリズム（EPM7128AおよびEPM7256A装置を除いて） –完全なプログラミングを（EPM7128AおよびEPM7256A装置を除いて） –内部システム プログラミングの間の入力/出力ピンのプルアップの抵抗器保障するためにISP_Doneビットを特色にする

■600から10,000の使用可能なゲートまで及ぶ普及した5.0-V MAX 7000S装置■高密度PLDsとPin互換性がある

■延長温度較差

227.3までMHzの反対の頻度の4.5 nsピンにピン論理の遅れ

■MultiVoltTM入力/出力インターフェイスは3.3ボルトで操業に入力/出力ピンは5.0-V、3.3-Vおよび2.5-V論理のレベルと互換性があるが、装置中心を可能にする

■44からいろいろ薄いクォードのフラット パック（TQFP）、プラスチック クォードのフラット パック（PQFP）、球格子配列（BGA）、スペース節約FineLine BGATM、およびプラスチックJ鉛のチップ・キャリア（PLCC）のパッケージの256まで及ぶピン・カウント

■MAX 7000AE装置で熱いsocketingサポート

■プログラム可能なたくさんレートの制御■のオープン下水管の出力オプションを含む速い、予想できる性能の■のPCI互換性がある■のバスに適する建築のためのプログラム可能な結合の配列（PIA）の連続的な誘導の構造、

■プログラム可能なmacrocellは個々の明確と、時計前もって調整されて登録し、時計は制御を可能にする

■MAX 7000AE装置■の50%のためのプログラム可能なパワー セービング モードのmacrocellの記録または各macrocellの■の構成可能のエキスパンダーのプロダクト言葉の配分の大国の減少のためのプログラム可能なパワーアップ状態は、macrocellの■の専有設計■ 6から10の保護のためのプログラム可能な保証ビットごとの32までのプロダクト言葉を割り当ててピンまたは論理主導の出力信号の■ 2を任意逆転の■が付いている全体的な刻時信号が改良されたroutabilityの■設定時間のための結合資源を絶食する入力/出力ピンからのmacrocellの記録の■のプログラム可能な出力たくさんレートの制御■のプログラム可能な地上ピンに熱心な道によって提供された入力高めた可能にする

ソフトウェア設計 サポートおよびWindowsベースのパソコンおよび日曜日SPARCstationにAlteraの開発機構によって提供された自動場所およびルートおよびHPはEDIF 2パラメータで表されたモジュール■（LPM）の0の0そして3つの0 0 netlistファイル、図書館、Verilog HDL、VHDLおよび調子、見本の論理、顧問のグラフィック、OrCAD、Synopsys、SynplicityおよびVeriBestの■のプログラミング サポートのような製造業者からの普及したEDA用具にAlteraのマスターのプログラム単位（MPU）、MasterBlasterTMの連続/ユニバーサル シリアル バス（USB）コミュニケーション ケーブル、ByteBlasterMVTMのパラレル ポートのダウンロードを他のインターフェイスにによって9000のシリーズ700/800のワークステーション付加的な設計記入項目およびシミュレーション サポート ケーブルおよびBitBlasterTMの連続ダウンロード ケーブル、またプログラミング与えた第三者の製造業者およびJamTM STAPLファイル（.jam）、込み合いバイト コード ファイル（.jbc）、または連続ベクトル フォーマット ファイル（.svf）可能な回路内テスターからのハードウェア。

MAX 7000Aのプログラム可能な論理回路 データ用紙:

内部システム プログラム可能性

MAX 7000A装置は業界標準4ピンIEEE Std. 1149.1 （JTAG）インターフェイスによってプログラムされた内部システムである場合もある。ISPは設計開発の間に速く、有効な繰り返しをおよびデバッギング周期提供する。内部的にMAX 7000Aの建築はEEPROMの細胞をプログラムするために必要な高いプログラミングの電圧を発生させ単一3.3-V電源だけとプログラムする内部システムを許可する。プログラムする板対立を除去するために内部システムの間に入力/出力ピンは三示され、弱く抜かれる。プルアップの価値は名目上50 kΩである。MAX 7000AE装置により速くプログラミングのための高められたISPのアルゴリズムがある。これらの装置はまた内部システム プログラミングが中断するとき安全な操作を提供するISP_Doneビットを提供する。ビットがプログラムされるまで最後のビットであるISP_Doneこのビット、プログラムしたり、すべての入力/出力ピンが運転することを防ぐ。この特徴はEPM7032AE、EPM7064AE、EPM7128AE、EPM7256AEおよびEPM7512AE装置だけで利用できる。ISPはプログラムされる前に装置が標準的なpick-and-place装置が付いているPCBに取付けられるようにすることによる製造流れを簡単にする。MAX 7000A装置は回路内テスター、埋め込まれたプロセッサ、Altera MasterBlaster serial/USBコミュニケーション ケーブル、ByteBlasterMVのパラレル ポートのによって情報のダウンロードによってダウンロード ケーブルおよびBitBlasterの連続ダウンロード ケーブル プログラムすることができる。板に置かれた後装置をプログラムすることは装置処理による高ピン計算のパッケージ（例えば、QFPのパッケージ）の鉛の損傷を除去する。MAX 7000A装置はシステムが分野に既に出荷した後プログラムし直すことができる。例えば、バージョン アップはソフトウェアか変復調装置で分野で行うことができる。内部システム プログラミングは適応性があるか一定したアルゴリズムと達成することができる。適応性があるアルゴリズムは単位からの情報を読み、その単位の最も速く可能なプログラミングの時間を達成するためにそれに続くプログラム ステップを合わせる。一定したアルゴリズムは適応性があるアルゴリズムのプログラミングの時間改善を利用しないあらかじめ定義された（適応性がない）プログラミング順序を使用する。ある回路内テスターはプログラムでき適応性があるアルゴリズムを使用する。従って、一定したアルゴリズムは使用されなければならない。MAX 7000AE装置は適応性があるか一定した（適応性がない）アルゴリズムとプログラムすることができる。EPM7128AおよびEPM7256A装置は適応性があるアルゴリズムとしかプログラムすることができない;ユーザー プログラミングは適応性があるアルゴリズムを使用できないプラットホームのこれら二つの装置EPM7128AEおよびEPM7256AE装置を使用するべきである。ザ・ジャムの標準的なテストおよび言語プログラミング（STAPL）、JEDECの標準JESD 71は、incircuitのテスター、PC、または埋め込まれたプロセッサが付いているMAX 7000A装置をプログラムするのに使用することができる。

プログラム可能な速度/電力制御

MAX 7000A装置はユーザー定義のシグナル パスまたは全体の装置を渡るローパワー操作を支えるパワー セービング モードを提供する。この特徴はほとんどの論理の適用はわずかすべてのゲートだけ頻度を最高で作動させるように要求するので全体の電力損失がまたはもっと50%減るようにする。デザイナーはどちらかの高速の（すなわち、ターボBitTM選択とついた）またはローパワー操作のためのMAX 7000A装置でそれぞれ個々のmacrocellをプログラムできる（すなわち、ターボ ビット選択と消えた）。その結果、設計の速度重大な道は残りの道は減らされた力で作動できるが高速で動くことができる。Macrocellsは低い電力で動かすtLAD、tLAC、tIC、10、tSEXP、tACLおよびtCPPW変数のためのわずかな時間の遅れの加算機（tLPA）を負う。

環境及び輸出分類

指定: